[황호경] VHDL(Verilog)를 이용한 로직 설계 경력자

Date 11/16/2004   Hits 2848

- H/W 개발 업무


- Switch 개발 (DSLAM 개발 경험자 우대)
- High speed Back-plane 설계
- VHDL(Verilog)를 이용한 로직 설계
- 석사 우대
- 영어 가능자 우대
- 경력 3~5년 이상

담당자:황 호 경대리
이메일:jhhr@jhhr.co.kr
전화: 02-567-7407